PCIe M.2 – Anschlussbelegung Schlüssel A
M.2 Key A bezeichnet einen 75-poligen Socket-1-Steckverbinder, vor allem für Funk- und Konnektivitätsmodule. Je nach Host können zwei unabhängige PCIe-Verbindungen, USB 2.0, vier DisplayPort-Lanes, I²C und Steuersignale der Plattform bereitstehen.
Kompatibilitätswarnung: Key A beschreibt die Steckerform und Pin Map, nicht die Schnittstellen, die tatsächlich vom Host verdrahtet werden. Überprüfen Sie immer sowohl die Host- als auch die Moduldokumentation.
Steckverbinderübersicht
| Eigenschaft | Wert |
|---|---|
| Steckverbinderfamilie | PCI Express M.2/NGFF, Socket 1 |
| Schlüsselkerbe | Schlüssel A, Positionen 8 bis 15 |
| Kontakte | 75 Positionen; 67 elektrische Kontakte mit der Key A Kerbe |
| Hauptverwendung | Wi-Fi, Bluetooth, NFC, GNSS, WiGig und andere Verbindungsmodule |
| Mögliche Host-Schnittstellen | 2 × PCIe x1, USB 2.0, DisplayPort x4, I2C |
| Hauptversorgung | 3.3 V |
Key A ist nicht der übliche Anschluss für eine M.2 NVMe SSD. Speichergeräte, die normalerweise verwendet werden Schlüssel M oder Schlüssel B+M.
Pinout-Diagramm
Oberseite — ungerade Stifte
Unterseite — sogar Stifte
Pin-Zuweisungstabelle
Signalnamen verwenden die Host/Plattform Perspektive: PET vom Host zum Modul übertragen wird, während PER vom Host vom Modul empfangen wird.
Farbschlüssel: Leistung · Boden · USB · PCI · DisplayPort · I²C · Funksteuerung
Oberseite
| Stift | Signal | Funktion |
|---|---|---|
| 1 | GND | Boden |
| 3 | USB_D+ | USB 2.0 positive Daten |
| 5 | USB D- | USB 2.0 negative Daten |
| 7 | GND | Boden |
| 8–15 | — | Mechanischer Schlüssel Einkerbung; keine Kontakte |
| 17 | DP_MLDIR | DisplayPort Hauptverbindung Richtungssteuerung |
| 19 / 21 | DP ML3n / DP ML3p | DisplayPort Spur 3 |
| 23 | GND | Boden |
| 25 / 27 | DP ML2n / DP ML2p | DisplayPort Spur 2 |
| 29 | GND | Boden |
| 31 | DP_HPD | DisplayPort Hot-Plug-Detektor |
| 33 | GND | Boden |
| 35 / 37 | PETp0 / PETn0 | PCIe-Verbindung 0, Host-Sendepaar |
| 39 | GND | Boden |
| 41 / 43 | PERp0 / PERn0 | PCIe Link 0, Host-Empfangspaar |
| 45 | GND | Boden |
| 47 / 49 | REFCLKp0/REFCLKn0 | PCIe link 0 Referenztakt |
| 51 | GND | Boden |
| 53 | CLKREQ0# | PCIe Link 0 Uhr Anforderung |
| 55 | PEWAKE0# | PCI-Link 0 Wake Request |
| 57 | GND | Boden |
| 59 / 61 | PETp1 / PETn1 | PCIe Link 1, Host-Sendepaar |
| 63 | GND | Boden |
| 65 / 67 | PERp1 / PERn1 | PCIe Link 1, Host-Empfangspaar |
| 69 | GND | Boden |
| 71 / 73 | REFCLKp1 / REFCLKn1 | PCIe Link 1 Referenztakt |
| 75 | GND | Boden |
Unterseite
| Stift | Signal | Funktion |
|---|---|---|
| 2 / 4 | 3.3 V | Hauptmodulversorgung |
| 6 | LED 1# | LED-Steuerung mit offenem Ablauf |
| 8–15 | — | Mechanischer Schlüssel Einkerbung; keine Kontakte |
| 16 | LED 2# | LED-Steuerung mit offenem Ablauf |
| 18 | VIO_CFG | Eingangseingang I/O-Spannungskonfiguration |
| 20 / 22 | DP AUXn / DP AUXp | DisplayPort Hilfskanal |
| 24 | GND | Boden |
| 26 / 28 | DP ML1n / DP ML1p | DisplayPort Spur 1 |
| 30 | GND | Boden |
| 32 / 34 | DP ML0n / DP ML0p | DisplayPort Spur 0 |
| 36 | GND | Boden |
| 38 / 40 / 42 | Vendor-defined | Nur verwenden, wenn von beiden Geräten dokumentiert |
| 44 | COEX3 | Drahtlose Koexistenzsteuerung |
| 46 | COEX_RXD | Wireless Koexistenz erhalten |
| 48 | COEX_TXD | drahtlose Koexistenzübertragung |
| 50 | SUSCLK | Uhr aussetzen |
| 52 | PERST0# | PCIe Link 0 zurückgesetzt |
| 54 | W DISABLE2# | Funkfunktion 2 wird deaktiviert |
| 56 | W DISABLE1# | Funkfunktion 1 wird deaktiviert |
| 58 | I2C_DATA | I2C-Daten |
| 60 | I2C_CLK | I2C-Uhr |
| 62 | ALERT# | I2C/Plattformalarm |
| 64 | VIO 1.8 V | 1,8 V I/O-Versorgung |
| 66 | PERST1# | PCIe Link 1 zurückgesetzt |
| 68 | CLKREQ1# | PCIe Link 1 Uhr Anforderung |
| 70 | PEWAKE1# | PCIe Link 1 Wake Request |
| 72 / 74 | 3.3 V | Hauptmodulversorgung |
Signalgruppen
| Gruppe | Stifte | Anmerkungen |
|---|---|---|
| Leistung und Boden | 2, 4, 64, 72, 74 und alle GND-Stifte | 3,3 V Hauptversorgung, 1,8 V I/O Versorgung und Erdrückführung |
| I/O-Konfiguration | 18 | Plattformspezifischer I/O-Spannungseingang |
| USB 2.0 | 3, 5 | Eine bidirektionale USB 2.0-Verbindung, die oft von Bluetooth verwendet wird |
| PCIe-Verbindung 0 | 35, 37, 41, 43, 47, 49, 52, 53, 55 | Eine PCIe x1-Verbindung mit Referenzuhr, Reset, Clock Request und Wake |
| PCIe Link 1 | 59, 61, 65, 67, 66, 68, 70, 71, 73 | Eine zweite unabhängige PCIe x1-Verbindung |
| DisplayPort | 17, 19–22, 25–28, 31–34 | Vier Hauptspuren, AUX-Kanal, HPD und Richtungskontrolle |
| I²C | 58, 60, 62 | 1.8 V Management Bus und Alarm |
| Funksteuerung | 6, 16, 44, 46, 48, 50, 54, 56 | LEDs, Deaktivierung der Steuerung, Suspend Clock und Koexistenz |
Die beiden PCIe-Gruppen werden normalerweise wie folgt behandelt: Unabhängige x1-Links Gehen Sie nicht davon aus, dass der Host sie zu einem x2-Link kombiniert.
Elektrische Spezifikationen
| Schnittstelle | Designwert/Anforderung |
|---|---|
| Hauptstrom | Nominal 3.3 V auf Stiften 2, 4, 72 und 74 |
| Management I/O | 1.8 V VIO auf Pin 64; bestätigen Sie jeden Steuersignalpegel in der Modulspezifikation |
| PCIe Paare | 85 Ω Differenzial Nennwert; Platzierung von Wechselstromkopplungskondensatoren auf jedem Sender gemäß PCIe |
| PCIe Referenzuhr | 100 MHz Differenztakt bei Verwendung der getakteten Architektur |
| USB 2.0 Paar | 90 Ω Differenzial nominal |
| DisplayPort-Paare | Differenzial von 100 Ω nominal |
| Aktiv-Low-Signale | Namen endend mit # Behauptet niedrig |
| Unbenutzte / Vendor Pins | Nicht verbunden lassen, es sei denn, die Host- und Moduldokumentation definiert sie |
Halten Sie Hochgeschwindigkeitspaare kurz, wo erforderlich längenangepasst, auf einer durchgehenden Bezugsebene und weg von Lücken, Schaltknoten und Steckermontagelöchern.
Ausrichtung des Steckverbinders
- Die Diagramme zeigen die Modulkontaktkante nicht die Sockel-Lötpads.
- Die Oberseite/Komponentenseite trägt ungeradzahlige Stifte; die Unterseite trägt geradzahlige Stifte.
- Der Stift 1 befindet sich an dem dem Stift 75 gegenüberliegenden Ende. Die Key A Kerbe ersetzt Positionen 8-15 in der Nähe von Pin 1.
- Ein Sockel-Fußabdruck kann im Vergleich zum Modul gespiegelt erscheinen. Folgen Sie dem vom Steckverbinderhersteller empfohlenen PCB-Fußabdruck.
Gemeinsame Verdrahtungskonfigurationen
Wi-Fi plus Bluetooth Modul
- Verwenden Sie PCIe Link 0 für Wi-Fi und USB 2.0 auf den Pins 3 und 5 für Bluetooth.
- Verbinden Sie 3.3 V, jede angegebene Erde, PERST0#, CLKREQ0# und PEWAKE0#.
- Route W DISABLE# und LED# nur, wenn das Produkt dies verlangt.
Zweifunkverbindungsmodul
- Verwenden Sie PCIe Link 0 und Link 1 als zwei unabhängige x1-Verbindungen.
- Behalten Sie die Uhr, das Zurücksetzen, die Uhranforderung und die Wake-Signale jedes Links mit der übereinstimmenden Linknummer.
DisplayPort Anschlussmodul
- Route alle erforderlichen Hauptspuren, AUX, HPD und DP MLDIR.
- Prüfen Sie die Spurzahl, die Spurzuordnung, die Polaritätsinversionsunterstützung und die AUX-Spannungsanforderungen in beiden Datenblättern.
I2C-verwaltetes Modul
- Anschluss I2C_DATA, I2C_CLK, ALERT#und die korrekte 1,8 V I/O-Domäne.
- Fit Klimmzüge nur wie von der Plattform angegeben; doppelte Klimmzüge können den Bus zu stark machen.
Häufige Fehler
- Angenommen, jede physisch passende M.2-Karte ist elektrisch kompatibel.
- Einstecken einer Key M oder B + M SSD in einen Key A-Konnektivitätssockel.
- Behandlung der beiden PCIe x1-Links als garantierter x2-Link.
- Vertauschen von PET und PER, da die Signalnamen aus der Modulperspektive statt aus der Host-Perspektive gelesen werden.
- Spiegelung des Footprints oder Verwechslung der ober- und unterseitigen Kontaktnummern.
- Stromversorgung 1.8 V-Verwaltungssignale von 3,3 V ohne Überprüfung der Toleranz.
- Verbinden von herstellerdefinierten Pins oder Verlassen auf Hot-Plug-Betrieb ohne explizite Unterstützung.
Verwandte Steckverbinder
| Stecker | Typische Verwendung | Vereinbarkeitserklärung |
|---|---|---|
| M.2 Schlüssel E | Drahtlose Verbindung | Dual-Key-A + E-Module passen möglicherweise zu beiden Sockets, aber nur gemeinsam genutzte, kabelgebundene Schnittstellen funktionieren |
| M.2 Schlüssel B | WWAN, SATA, PCIe x2 | Unterschiedliche Notch- und Pin-Zuordnung; nicht direkt austauschbar |
| M.2 Schlüssel M | NVMe SSD, PCIe x4 | Speicherorientierter Stecker; nicht kompatibel mit Key A |
| Mini PCI Express | Ältere drahtlose Karten | Unterschiedlicher 52-Pin-Stecker und Pinout; ein aktiver Adapter kann erforderlich sein |
Alle PCIe M2 Pinout Seiten
Kompatibilitätsleitfaden · Schlüssel A · Schlüssel A+E · Schlüssel B · Schlüssel B+A · Schlüssel B+E · Schlüssel B+M · Schlüssel E · Schlüssel M
Amtliche Spezifikationen
- PCI Express M.2 Spezifikationsübersicht — PCI-SIG
- PCI Express Spezifikationen — PCI-SIG
- USB-Spezifikationen und -Dokumente — USB-IF
- DisplayPort-Standards — VESA
- I2C-Busspezifikation und Benutzerhandbuch — NXP
FAQ
Kann ein Key E Modul in einem Key A Sockel installiert werden?
Nur ein Modul mit einem kompatiblen A+E Kantenschlüssel Beides kann physisch passen. Der elektrische Betrieb hängt immer noch von den Schnittstellen ab, die vom Host verdrahtet und vom Modul verwendet werden.
Kann ein Key A Socket eine NVMe SSD akzeptieren?
Normalerweise nein. NVMe-SSDs verwenden in der Regel Key M oder B+M und benötigen einen speicherorientierten Sockel.
Sind beide PCIe-Links immer verfügbar?
Nein. Der Pinout bietet zwei unabhängige PCIe-Linkgruppen, aber ein Host kann eine, beide oder keine verdrahten.
Kann jede Schnittstelle gleichzeitig genutzt werden?
Nicht unbedingt. Einige Pins sind dediziert, aber die tatsächlichen Kombinationen hängen von der Plattform- und Modulimplementierung ab.
Ist der Stecker hot-pluggable?
Gehen Sie nicht davon aus, dass es so ist. Schalten Sie die Plattform herunter, bevor Sie ein Modul einfügen oder entfernen, es sei denn, die Gerätedokumentation unterstützt ausdrücklich das Heißstecken.