PodstawySygnały i interfejsy

Poziomy logiczne TTL i CMOS

Poznaj VIL, VIH, VOL i VOH, sprawdź marginesy zakłóceń oraz zaprojektuj bezpieczne połączenia między domenami 1,8 V, 3,3 V i 5 V.

Poziom: Średniozaawansowany
Czas czytania: 15 min
Główna norma lub źródło: Poradniki logiczne Texas Instruments i Nexperia oraz karty katalogowe elementów
Ostatnia weryfikacja: 13 września 2026
Powiązane narzędzie: Kalkulator rezystorów podciągających i ściągających

Opracowanie i przegląd techniczny:ElectroDesignForge Engineering Team

Zobacz proces redakcyjny

Najważniejsze: wyjście jest zgodne z wejściem tylko wtedy, gdy jego gwarantowane poziomy w najgorszym przypadku spełniają progi tego wejścia w całym zakresie zasilania, temperatury i prądu obciążenia. Samo nominalne oznaczenie 1.8 V, 3.3 V lub 5 V nie wystarcza.

Szybkie zestawienie

Symbol	Znaczenie	Sprawdzenie
V_IL	najwyższe napięcie wejściowe gwarantujące stan NISKI	V_OL,max ≤ V_IL,max
V_IH	najniższe napięcie wejściowe gwarantujące stan WYSOKI	V_OH,min ≥ V_IH,min
V_OL	najwyższe napięcie wyjściowe stanu NISKIEGO	określone dla prądu ściąganego przez wyjście
V_OH	najniższe napięcie wyjściowe stanu WYSOKIEGO	określone dla prądu dostarczanego przez wyjście

Obszar między V_IL,max a V_IH,min jest dla wejścia cyfrowego nieokreślony. Nie można używać go jako poziomu sterującego.

1. Wejścia i wyjścia: rozróżniaj cztery parametry

I oznacza wejście, a O wyjście. Limity wejściowe określają, co akceptuje odbiornik; limity wyjściowe określają, co gwarantuje nadajnik.

Stan	Gwarancja wejścia	Gwarancja wyjścia
NISKI	V_IN ≤ V_IL,max	V_OUT ≤ V_OL,max przy I_OL
WYSOKI	V_IN ≥ V_IH,min	V_OUT ≥ V_OH,min przy I_OH

Projektuj interfejs na podstawie gwarantowanych limitów min/max, a nie typowych wykresów. Przy braku obciążenia V_OH może być bliskie V_DD, lecz przy dostarczaniu prądu przez wyjście wyraźnie spada.

Statyczne marginesy zakłóceń

NMH = VOH(min, driver) − VIH(min, receiver)
NML = VIL(max, receiver) − VOL(max, driver)

Oba marginesy muszą być dodatnie. Większy margines pozwala lepiej znosić zakłócenia, różnice potencjałów masy, spadki napięcia w kablu i rozrzut parametrów elementów. Nie zastępuje to sprawdzenia czasu narastania, obciążenia pojemnościowego i bezwzględnych wartości maksymalnych.

2. Progi CMOS: często zależne od zasilania

Wiele klasycznych rodzin CMOS określa progi wejściowe w przybliżeniu jako:

VIL(max) ≈ 0.3 × VDD
VIH(min) ≈ 0.7 × VDD

To przydatna reguła orientacyjna, lecz nie uniwersalny wymóg. Współczesne układy CMOS mogą mieć stałe progi, wejścia zgodne z TTL, przerzutniki Schmitta lub specjalne standardy wejścia/wyjścia.

Domena CMOS	Orientacyjne V_IL,max	Orientacyjne V_IH,min	Obszar nieokreślony
1.8 V	0.54 V	1.26 V	0.54 do 1.26 V
3.3 V	0.99 V	2.31 V	0.99 do 2.31 V
5.0 V	1.50 V	3.50 V	1.50 do 3.50 V

Wyjście CMOS 3.3 V zwykle nie gwarantuje więc poziomu WYSOKIEGO wymaganego przez wejście CMOS 5 V o progu 0.7 × V_DD. Z kolei wyjście 5 V może przekroczyć dopuszczalne napięcie wejścia 3.3 V, choć jego poziom logiczny jest łatwy do rozpoznania.

3. TTL: kiedy 3.3 V działa, lecz nie jest to uniwersalna reguła

Historyczne bipolarne układy TTL zasilane napięciem 5 V zwykle mają stałe limity wejściowe: V_IL,max = 0.8 V oraz V_IH,min = 2.0 V. Przy określonym niewielkim obciążeniu wyjście w stanie WYSOKIM układu 74LS może gwarantować tylko 2.7 V, a w stanie NISKIM — nie więcej niż około 0.4 lub 0.5 V przy podanym prądzie.

Przykładowy interfejs TTL 5 V	Stan NISKI	Stan WYSOKI	Wniosek
Wejście	V_IL,max = 0.8 V	V_IH,min = 2.0 V	Stan WYSOKI 3.3 V jest zwykle rozpoznawany
Wyjście 74LS, małe obciążenie	V_OL,max ≈ 0.4 V	V_OH,min ≈ 2.7 V	Może nie spełnić wymagań wejścia CMOS 5 V z progami 30/70%

Wiele współczesnych układów „zgodnych z TTL” lub LVTTL zachowuje próg stanu WYSOKIEGO 2.0 V przy zasilaniu 3.3 V. Oznaczenie TTL w tabeli wejść/wyjść opisuje wtedy progi, a niekoniecznie wewnętrzną technologię czy odporność na 5 V.

4. Zgodność 1.8 V, 3.3 V i 5 V

Poniższa tabela zakłada wyjście przeciwsobne i zwykłe wejście. To punkt wyjścia; o projekcie rozstrzygają dokumentacje obu rzeczywistych elementów.

Nadajnik → odbiornik	Ocena progów logicznych	Ograniczenie elektryczne	Wniosek praktyczny
CMOS 1.8 V → CMOS 3.3 V	1.8 V leży poniżej typowego V_IH dla 3.3 V	brak przepięcia	Nie bez konwersji poziomów
CMOS 3.3 V → CMOS 1.8 V	Stan WYSOKI może być logicznie wystarczający	3.3 V często przekracza V_IN,max dla 1.8 V	Niebezpieczne bez wejścia odpornego lub konwertera
CMOS 3.3 V → TTL 5 V	3.3 V > 2.0 V	sprawdź limit napięcia wejściowego odbiornika	często zgodne logicznie; sprawdź domenę zasilania
TTL 5 V → CMOS 3.3 V	Stan WYSOKI jest rozpoznawalny	5 V może uszkodzić wejście 3.3 V	Nie bez dopasowania lub odporności na 5 V
TTL 5 V → CMOS 5 V	zgodne napięcia zasilania	sprawdź prąd i szybkość	zwykle zamierzone zastosowanie
CMOS 5 V → TTL 5 V	V_OH wyraźnie przekracza 2.0 V	sprawdź prąd wejściowy	zwykle zgodne

Dwie niezależne kontrole

Zgodność logiczna: porównaj V_OH,min z V_IH,min oraz V_OL,max z V_IL,max.
Zgodność elektryczna: sprawdź V_IN,max, bezwzględne wartości maksymalne, prądy pinów i stan przy wyłączonym zasilaniu odbiornika.

Oznaczenie wejścia jako „odpornego na 5 V” rozwiązuje tylko część problemu elektrycznego. Samo w sobie nie gwarantuje zgodności progów, bezpiecznego zachowania przy wyłączonym zasilaniu ani odporności w każdym trybie pinu.

5. Przykład: GPIO 3.3 V do wejścia TTL 5 V

Załóżmy, że GPIO gwarantuje V_OH,min = 2.9 V przy wybranym obciążeniu oraz V_OL,max = 0.4 V. Wejście TTL wymaga V_IH,min = 2.0 V i akceptuje V_IL,max = 0.8 V.

NMH = 2.9 V − 2.0 V = 0.9 V
NML = 0.8 V − 0.4 V = 0.4 V

Oba marginesy są dodatnie, więc poziomy logiczne są zgodne. Nadal sprawdź, czy pin TTL nie ma podciągania do 5 V ani nie wymaga prądu wejściowego, który mógłby zasilać GPIO zwrotnie, gdy jest wyłączone. GPIO 3.3 V nie jest automatycznie bezpieczne z rezystorem podciągającym do 5 V.

6. Rezystory podciągające i otwarty dren

Wyjście z otwartym drenem aktywnie wymusza tylko stan NISKI. Rezystor podciągający tworzy stan WYSOKI, więc napięcie jego zasilania określa zarówno poziom WYSOKI, jak i ryzyko zbyt wysokiego napięcia.

Dla rezystora podciągającego R_P do V_PU oraz łącznego prądu upływu I_leak pierwsze oszacowanie poziomu WYSOKIEGO wynosi:

VHIGH ≈ VPU − Ileak × RP
RP(max) ≤ (VPU − VIH(min)) / Ileak

Ograniczenie dla stanu NISKIEGO wynika z prądu przy ściągniętej linii:

RP(min) ≥ (VPU − VOL(max)) / IOL(max)

Następnie sprawdź czas narastania RC. Zbyt duża rezystancja daje wolne zbocze, a zbyt mała zwiększa prąd w stanie NISKIM. Kalkulator rezystorów podciągających i ściągających pomoże wyznaczyć przedział na podstawie progów, prądu GPIO, pojemności i docelowego czasu narastania.

Nie upraszczaj poniższych przypadków

Podciąganie do 5 V na pinie 3.3 V jest dopuszczalne tylko wtedy, gdy dokładnie ten pin w danym trybie wyraźnie toleruje 5 V, także bez zasilania.
Wyjść przeciwsobnych nie wolno łączyć ze sobą. Logika połączona przewodowo wymaga zgodnych wyjść z otwartym drenem lub kolektorem.
Wejście Schmitta pomaga przy wolnych zboczach, ale nie chroni przed zbyt wysokim napięciem.
Dwukierunkowe konwertery MOSFET nadają się do części magistral z otwartym drenem, lecz nie automatycznie do szybkich sygnałów przeciwsobnych bez analizy czasowej.

7. Weryfikacja schematu i prototypu

Ustal dokładny typ każdego pinu: wejście, wyjście przeciwsobne, otwarty dren, wejście Schmitta, analogowe, konfiguracyjne albo z podwyższoną odpornością.
Odczytaj gwarantowane V_IL, V_IH, V_OL i V_OH przy rzeczywistym zasilaniu, temperaturze i prądzie.
Oblicz NMH i NML; ujemny margines wymaga konwersji poziomów lub innej architektury.
Sprawdź V_IN,max, bezwzględne wartości maksymalne, diody ochronne i zachowanie przy częściowo wyłączonym zasilaniu.
Uwzględnij wewnętrzne i zewnętrzne rezystory podciągające lub ściągające w ścieżce prądu. Równoległe rezystory i różne szyny zasilania mogą dać poziom pośredni.
Mierz przy odbiorniku odpowiednią sondą: kształt zbocza, przeregulowanie, wahania potencjału masy, minimalne V_OH i maksymalne V_OL przy rzeczywistym obciążeniu.

Typowe błędy

Błąd	Dlaczego to nie działa	Poprawne postępowanie
Porównanie tylko 3.3 V i 5 V	Progi logiczne i limity elektryczne to odrębne kwestie.	Sprawdź zgodność logiczną i elektryczną.
Przyjęcie V_DD jako V_OH	Obciążone wyjście może nie osiągać napięcia szyny.	Użyj V_OH,min przy wymaganym prądzie.
Uznanie wartości typowej za gwarantowaną	Temperatura, proces produkcyjny i obciążenie się zmieniają.	Użyj wartości min/max z dokumentacji.
Pominięcie domeny bez zasilania	Dioda ochronna może częściowo zasilać układ.	Sprawdź zachowanie przy częściowym wyłączeniu i limity prądu wstrzykiwanego.
Dodanie rezystora podciągającego na wyczucie	Może być podłączony do złej szyny albo mieć zbyt małą rezystancję.	Oblicz granice rezystancji i czas narastania.

Powiązane narzędzie

Otwórz kalkulator rezystorów podciągających i ściągających, aby znaleźć przedział rezystancji zgodny z progami logicznymi, prądem GPIO, pojemnością linii i czasem narastania.

Źródła

Texas Instruments — Logic Guide i dokumentacje rodzin 74xx/LVC/AHC.
Nexperia — noty aplikacyjne i dokumentacje rodzin logicznych CMOS oraz zgodnych z TTL.
Dokumentacje obu rzeczywistych elementów: tabele charakterystyk elektrycznych DC, bezwzględne wartości maksymalne i wymagania dotyczące kolejności włączania zasilania.

Znajdź stronę

Przewody

Kalkulatory

Przeliczniki