FondamentauxSignaux et interfaces

Niveaux logiques TTL et CMOS

Comprenez VIL, VIH, VOL et VOH, vérifiez les marges de bruit et concevez des interfaces sûres entre domaines 1,8 V, 3,3 V et 5 V.

Niveau: Intermédiaire
Temps de lecture: 15 min
Norme ou source principale: Guides de logique Texas Instruments et Nexperia, et fiches techniques des composants
Dernière vérification: 13 septembre 2026
Outil associé: Calculateur Pull-up / Pull-down

Rédaction et revue techniqueElectroDesignForge Engineering Team

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À retenir : une sortie est compatible avec une entrée si ses pires niveaux garantis respectent les seuils de l’entrée, sur toute la plage d’alimentation, de température et de courant. La tension nominale — 1,8 V, 3,3 V ou 5 V — ne suffit pas à conclure.

Référence rapide

Symbole	Sens	Condition à vérifier
V_IL	tension d’entrée reconnue LOW au plus	V_OL,max ≤ V_IL,max
V_IH	tension d’entrée reconnue HIGH au moins	V_OH,min ≥ V_IH,min
V_OL	tension de sortie LOW maximale	dépend du courant que la sortie absorbe
V_OH	tension de sortie HIGH minimale	dépend du courant que la sortie fournit

Entre V_IL,max et V_IH,min, l’état d’une entrée numérique n’est pas garanti. Cette zone indéterminée est normale : elle fournit une marge contre le bruit, mais ne doit pas être utilisée comme un niveau de commande.

1. Entrées et sorties : ne pas mélanger les quatre seuils

Les lettres I et O signifient respectivement input et output. Les valeurs d’entrée décrivent ce qu’un récepteur accepte ; les valeurs de sortie décrivent ce qu’un pilote garantit.

État	Entrée : condition garantie	Sortie : condition garantie
LOW	V_IN ≤ V_IL,max	V_OUT ≤ V_OL,max à I_OL
HIGH	V_IN ≥ V_IH,min	V_OUT ≥ V_OH,min à I_OH

La fiche technique peut aussi indiquer des tensions « typiques ». Elles aident à comprendre le comportement, mais une interface se conçoit avec les limites min/max garanties, dans les conditions précisées. V_OH, par exemple, se rapproche de V_DD sans charge mais baisse lorsque la sortie doit fournir du courant.

Marges de bruit statiques

Une fois les deux familles comparées, calculez les marges :

NMH = VOH(min, pilote) − VIH(min, récepteur)
NML = VIL(max, récepteur) − VOL(max, pilote)

Une marge positive est nécessaire. Plus elle est grande, plus le lien tolère le bruit, les rebonds de masse, les chutes dans le câblage et la dispersion. Ces équations ne remplacent pas le contrôle du temps de montée, de la charge capacitive et des limites absolues.

2. Seuils CMOS : souvent relatifs à l’alimentation

Dans de nombreuses familles CMOS classiques, les seuils d’entrée garantis sont approximativement proportionnels à V_DD :

VIL(max) ≈ 0,3 × VDD
VIH(min) ≈ 0,7 × VDD

Ce sont des règles courantes, pas une spécification universelle. Certaines entrées CMOS modernes ont des seuils fixes, des entrées à tolérance TTL, des buffers Schmitt ou des niveaux dédiés. La table donne néanmoins les repères utiles pour une CMOS de type 30/70 %.

Domaine CMOS	V_IL,max indicatif	V_IH,min indicatif	Zone indéterminée
1,8 V	0,54 V	1,26 V	0,54 à 1,26 V
3,3 V	0,99 V	2,31 V	0,99 à 2,31 V
5,0 V	1,50 V	3,50 V	1,50 à 3,50 V

Une sortie CMOS alimentée à 3,3 V ne peut donc généralement pas garantir le HIGH demandé par une entrée CMOS 5 V de type 0,7 × V_DD. À l’inverse, une sortie 5 V peut dépasser la limite d’une entrée 3,3 V, même si son niveau logique serait parfaitement lisible.

3. TTL : pourquoi « 3,3 V » peut fonctionner sans être une règle

La TTL bipolaire 5 V historique emploie typiquement des seuils d’entrée fixes : V_IL,max = 0,8 V et V_IH,min = 2,0 V. En série 74LS, une sortie HIGH n’est souvent garantie qu’à 2,7 V sous faible charge ; une sortie LOW peut être garantie jusqu’à 0,4 ou 0,5 V au courant indiqué.

Interface TTL 5 V représentative	LOW	HIGH	Conséquence
Entrée	V_IL,max = 0,8 V	V_IH,min = 2,0 V	un HIGH de 3,3 V est généralement reconnu
Sortie 74LS, charge légère	V_OL,max ≈ 0,4 V	V_OH,min ≈ 2,7 V	peut ne pas satisfaire une entrée CMOS 5 V 30/70 %

Beaucoup de circuits modernes « TTL-compatible » ou « LVTTL » conservent le seuil HIGH de 2,0 V tout en étant alimentés à 3,3 V. Le mot TTL dans un tableau d’E/S décrit alors les seuils, pas forcément la technologie interne ni une tolérance à 5 V.

4. Compatibilité 1,8 V, 3,3 V et 5 V

Le tableau suivant suppose une sortie push-pull et une entrée sans fonction particulière. Il donne une première réponse ; la fiche technique des deux composants reste décisive.

Pilote → récepteur	Lecture des seuils	Limite électrique	Verdict pratique
CMOS 1,8 V → CMOS 3,3 V	1,8 V est inférieur à V_IH 3,3 V typique	aucune surtension	Non sans translation
CMOS 3,3 V → CMOS 1,8 V	HIGH suffisant en logique	3,3 V dépasse souvent V_IN,max 1,8 V	Dangereux sans entrée 3,3 V tolérante ou traducteur
CMOS 3,3 V → TTL 5 V	3,3 V > 2,0 V	vérifier la limite d’entrée du récepteur	souvent logique OK, alimentation/entrée à confirmer
TTL 5 V → CMOS 3,3 V	HIGH lisible	5 V peut détruire l’entrée 3,3 V	Non sans adaptation ou entrée 5 V tolérante
TTL 5 V → CMOS 5 V	seuils et tension du même domaine	vérifier courant et vitesse	habituellement prévu pour cela
CMOS 5 V → TTL 5 V	V_OH est largement supérieur à 2,0 V	vérifier courant d’entrée	habituellement compatible

Deux tests indépendants

Compatibilité de logique : comparez V_OH,min à V_IH,min, puis V_OL,max à V_IL,max.
Compatibilité électrique : vérifiez V_IN,max, les limites absolues, les courants par broche et les conditions lorsque le récepteur est hors tension.

Une entrée indiquée « 5 V tolerant » résout seulement le second point pour la tension nominale ; elle ne garantit pas les seuils, l’injection de courant en absence de V_DD ni la compatibilité de tous les modes.

5. Exemple de calcul : GPIO 3,3 V vers entrée TTL 5 V

Supposons un GPIO qui garantit V_OH,min = 2,9 V à la charge choisie et V_OL,max = 0,4 V. L’entrée TTL réclame V_IH,min = 2,0 V et accepte V_IL,max = 0,8 V.

NMH = 2,9 V − 2,0 V = 0,9 V
NML = 0,8 V − 0,4 V = 0,4 V

Les deux marges sont positives : la logique est compatible. Vérifiez toutefois que la broche TTL n’a pas de pull-up à 5 V ni de courant d’entrée qui élève le signal lorsque le GPIO est éteint. Un GPIO 3,3 V n’est pas automatiquement tolérant à une résistance tirant vers 5 V.

6. Pull-up, drain ouvert et résistance de tirage

Une sortie drain ouvert ne force que le LOW. Le HIGH est produit par une résistance de pull-up vers le domaine logique choisi ; cette tension fixe à la fois le niveau HIGH et le risque de surtension.

Pour un pull-up R_P vers V_PU et une fuite totale I_leak, une première borne haute est :

VHIGH ≈ VPU − Ileak × RP
RP(max) ≤ (VPU − VIH(min)) / Ileak

La borne basse dépend du courant absorbé lorsque la ligne est à LOW :

RP(min) ≥ (VPU − VOL(max)) / IOL(max)

Il faut ensuite contrôler la montée RC. Une résistance trop grande rend le front lent ; une résistance trop petite augmente le courant lorsque la sortie tire la ligne à zéro. Pour dimensionner ces deux bornes avec capacité de ligne, seuils et temps de montée, utilisez le calculateur Pull-up / Pull-down.

Cas à ne pas improviser

Un pull-up 5 V sur une broche 3,3 V n’est permis que si cette broche est explicitement tolérante 5 V dans ce mode, y compris hors tension.
Les sorties push-pull ne se relient pas ensemble ; le câblage filaire-ET/OU exige des sorties ouvertes compatibles.
Une entrée Schmitt améliore l’immunité aux fronts lents, mais ne rend pas une surtension acceptable.
Les convertisseurs bidirectionnels à MOSFET sont adaptés à certains bus drain ouvert, pas aux signaux push-pull rapides sans étude de timing.

7. Méthode de vérification sur schéma et prototype

Relevez le type exact de chaque broche : entrée, push-pull, drain ouvert, Schmitt, analogique, strap ou entrée à tolérance spéciale.
Prenez les valeurs garanties V_IL, V_IH, V_OL et V_OH aux tensions, températures et courants du produit.
Calculez NMH et NML ; une marge négative impose un traducteur ou une autre architecture.
Vérifiez V_IN,max, les limites absolues, les diodes de protection et le comportement lorsque l’un des domaines est non alimenté.
Ajoutez les résistances externes et internes au schéma de courant : leurs valeurs s’additionnent en parallèle et elles peuvent créer un niveau intermédiaire.
Mesurez au récepteur avec une sonde adaptée : front, dépassement, rebond de masse, minimum de V_OH et maximum de V_OL sous la charge réelle.

Pièges fréquents

Erreur	Pourquoi c’est risqué	Correction
Comparer seulement 3,3 V et 5 V	Les seuils et les limites sont distincts.	Faire les deux tests : logique et électrique.
Utiliser V_DD comme V_OH	Une sortie chargée n’atteint pas forcément le rail.	Prendre V_OH,min au courant demandé.
Prendre une valeur typique pour une garantie	Température, lot et charge modifient le résultat.	Utiliser les min/max de la fiche technique.
Oublier le domaine hors tension	La diode de protection peut alimenter partiellement un circuit.	Vérifier les règles partial power-down et les courants d’injection.
Ajouter un pull-up « au hasard »	Il peut être vers le mauvais rail ou trop fort.	Calculer les bornes de résistance et le temps de montée.

Outil associé

Ouvrir le Calculateur Pull-up / Pull-down pour déterminer une plage de résistance compatible avec les seuils logiques, le courant GPIO, la capacité de ligne et le temps de montée.

Sources

Texas Instruments — Logic Guide et fiches techniques de familles 74xx/LVC/AHC.
Nexperia — notes d’application et fiches techniques des familles de logique CMOS et TTL-compatible.
Fiche technique des deux composants réellement reliés : tableau des caractéristiques DC, limites absolues et séquence de mise sous tension.