PCIe M.2: configuración de pines de la clave E
M.2 Key E es un conector Socket 1 de 75 posiciones destinado principalmente a módulos de conectividad inalámbrica. Dependiendo del host y del módulo, puede exponer señales PCIe, USB 2.0, SDIO, UART, PCM/I²S, I²C y radiocontrol.
Advertencia de compatibilidad: La clave E describe la forma del conector y el mapa de pines, no las interfaces realmente cableadas por el host. Los módulos CNVi/CNVio pueden utilizar la misma llave mecánica pero requieren una plataforma Intel compatible. Consulte siempre la documentación del host y del módulo.
Descripción general del conector
| Propiedad | Valor |
|---|---|
| Familia de conectores | PCI Express M.2/NGFF, zócalo 1 |
| Muesca clave | Tecla E, posiciones 24 a 31 |
| Contactos | 75 puestos; 67 contactos eléctricos con la muesca Key E |
| Uso principal | Wi-Fi, Bluetooth, GNSS, NFC, and other wireless-connectivity modules |
| Posibles interfaces de host | 2 enlaces PCIe x1 independientes, USB 2.0, SDIO, UART, PCM/I²S, I²C |
| Suministro principal | 3,3 voltios |
La clave E no es el conector normal para un SSD M.2 NVMe. Los dispositivos de almacenamiento generalmente usan Clave M o Clave B+M. Algunos módulos inalámbricos tienen una llave de borde A+E y pueden encajar en cualquier zócalo, pero el funcionamiento eléctrico aún depende de las interfaces cableadas por el host.
Diagrama de distribución de pines
Lado superior: pines impares
Lado inferior: pines pares
Tabla de asignación de pines
Los nombres de las señales utilizan la perspectiva de host/plataforma: PET lo transmite el host hacia el módulo, mientras que PER lo recibe el host desde el módulo. El enlace PCIe 1 y varias funciones de banda lateral son opcionales.
Clave de color: Alimentación · Tierra · USB · PCIe · SDIO / audio digital · I²C · Control radio/plataforma
Lado superior
| Alfiler | Señal | Función |
|---|---|---|
| 1 | GND | Suelo |
| 3 / 5 | USB_D+ / USB_D− | Par de datos USB 2.0, utilizado a menudo por Bluetooth |
| 7 | GND | Suelo |
| 9 | SDIO_CLK / SYSCLK | Reloj SDIO o reloj del sistema GNSS |
| 11 | SDIO_CMD | Comando SDIO |
| 13 / 15 / 17 / 19 | SDIO_DATA0 / DATA1 / DATA2 / DATA3 | Bus de datos SDIO de cuatro bits |
| 21 | SDIO_WAKE# | Solicitud de activación SDIO |
| 23 | SDIO_RESET# / TX_BLANKING | Reinicio SDIO o entrada de supresión de transmisión GNSS |
| 24–31 | — | Llave mecánica con muesca E; sin contactos |
| 33 | GND | Suelo |
| 35 / 37 | PETp0 / PETn0 | Enlace PCIe 0, par de transmisión del host |
| 39 | GND | Suelo |
| 41 / 43 | PERp0 / PERn0 | Enlace PCIe 0, par de recepción de host |
| 45 | GND | Suelo |
| 47 / 49 | REFCLKp0 / REFCLKn0 | Reloj de referencia diferencial PCIe link 0 |
| 51 | GND | Suelo |
| 53 | CLKREQ0# | Solicitud de reloj de enlace PCIe 0 |
| 55 | PEWAKE0# | Solicitud de activación del enlace PCIe 0 |
| 57 | GND | Suelo |
| 59 / 61 | PETp1 / PETn1 | Enlace PCIe 1 opcional, par de transmisión de host |
| 63 | GND | Suelo |
| 65 / 67 | PERp1 / PERn1 | Enlace PCIe 1 opcional, par de recepción de host |
| 69 | GND | Suelo |
| 71 / 73 | REFCLKp1 / REFCLKn1 | Reloj de referencia diferencial PCIe link 1 opcional |
| 75 | GND | Suelo |
Lado inferior
| Alfiler | Señal | Función |
|---|---|---|
| 2 / 4 | 3.3 V | Alimentación del módulo principal |
| 6 | LED_1# | Control LED de estado de drenaje abierto |
| 8 | PCM_CLK / I2S_SCK | Reloj serie PCM o I²S |
| 10 | PCM_SYNC / I2S_WS | Sincronización de cuadros PCM o selección de palabras I²S |
| 12 | PCM_IN / I2S_SD_IN | Entrada de datos serie PCM o I²S |
| 14 | PCM_OUT / I2S_SD_OUT | Salida de datos serie PCM o I²S |
| 16 | LED_2# | Control LED de estado de drenaje abierto |
| 18 | GND o VIO_CFG | Terreno en la asignación convencional; Indicación de capacidad de voltaje de E/S opcional |
| 20 | UART_WAKE# | Solicitud de activación UART |
| 22 | UART_RXD | UART recibe datos |
| 24–31 | — | Llave mecánica con muesca E; sin contactos |
| 32 | UART_TXD | UART transmite datos |
| 34 | UART_CTS | Entrada de autorización de envío UART |
| 36 | UART_RTS | Salida de solicitud de envío UART |
| 38 / 40 / 42 | Definido por el proveedor | Úselo solo cuando esté documentado por ambos dispositivos |
| 44 | COEX3 | Control de coexistencia inalámbrica |
| 46 | COEX_RXD | Recepción de coexistencia inalámbrica |
| 48 | COEX_TXD | Transmisión de coexistencia inalámbrica |
| 50 | SUSCLK | Reloj de suspensión opcional de 32 kHz |
| 52 | PERST0# | Restablecimiento del enlace PCIe 0 |
| 54 | W_DISABLE2# / BT_DISABLE# | Desactivar la función de radio 2 o Bluetooth |
| 56 | W_DISABLE1# / WI-FI_DISABLE# | Desactivar la función de radio 1 o Wi-Fi |
| 58 | I2C_DATA | datos I²C |
| 60 | I2C_CLK | reloj I²C |
| 62 | ALERT# | I²C / alerta de plataforma |
| 64 | VIO 1.8 V o reservado | Suministro de E/S opcional de 1,8 V introducido por la mejora del Socket 1 |
| 66 | UIM_SWP / PERST1# | Restablecimiento del protocolo UIM de un solo cable o enlace PCIe 1 opcional |
| 68 | UIM_POWER_SNK / CLKREQ1# | Disipador de energía UIM o solicitud de reloj de enlace PCIe 1 opcional |
| 70 | UIM_POWER_SRC / GPIO_1 / PEWAKE1# | Fuente de alimentación UIM, GPIO o solicitud de reactivación de enlace PCIe 1 opcional |
| 72 / 74 | 3.3 V | Alimentación del módulo principal |
Grupos de señales
| Grupo | Patas | Notas |
|---|---|---|
| Alimentación y tierra | 2, 4, 64, 72, 74 y todos los pines GND | Suministro principal de 3,3 V, suministro de E/S opcional de 1,8 V y retornos a tierra |
| USB 2.0 | 3, 5 | Un enlace USB 2.0 bidireccional, utilizado a menudo por Bluetooth |
| SDIO | 9, 11, 13, 15, 17, 19, 21, 23 | Bus SDIO de cuatro bits con reloj, comando, reinicio y activación |
| PCM / I²S audio | 8, 10, 12, 14 | Reloj de audio digital, encuadre, entrada y salida. |
| Enlace PCIe 0 | 35, 37, 41, 43, 47, 49, 52, 53, 55 | Enlace PCIe x1 con reloj de referencia, reinicio, solicitud de reloj y activación |
| Enlace PCIe 1 | 59, 61, 65–73 | Segundo enlace PCIe x1 opcional; algunos pines de control se comparten con funciones UIM/GPIO |
| UART | 20, 22, 32, 34, 36 | Datos UART, control de flujo de hardware y activación |
| I²C | 58, 60, 62 | Bus de gestión y alerta de 1,8 V. |
| Radiocontrol | 6, 16, 44, 46, 48, 50, 54, 56 | LEDs, desactivar controles, suspender reloj y convivencia |
Los dos grupos PCIe normalmente se tratan como enlaces x1 independientes. No asuma que el host los combina en un enlace x2 o que el enlace 1 está cableado.
Especificaciones eléctricas
| Interfaz | Valor/requisito de diseño |
|---|---|
| poder principal | Nominal 3,3 V en los pines 2, 4, 72 y 74 |
| Suministro de E/S opcional | 1,8 V VIO en el pin 64 cuando sea compatible; use VIO_CFG para verificar la capacidad del módulo |
| pares PCIe | Diferencial de 85 Ω nominal; Coloque condensadores de acoplamiento de CA en cada transmisor según lo requiera PCIe. |
| Reloj de referencia PCIe | 100 MHz reloj diferencial cuando se utiliza la arquitectura de reloj común |
| par USB 2.0 | Diferencial de 90 Ω nominal |
| SDIO, UART, I²C y E/S de audio | Comúnmente 1,8 V; verificar el voltaje de señalización exacto para el host y el módulo |
| Señales activas bajas | Los nombres que terminan en # se consideran bajos |
| Pines de proveedor/alternativos | No lo conecte sin confirmar la especificación M.2 actual y las hojas de datos de ambos dispositivos |
Mantenga cada par de alta velocidad corto, controlado por impedancia y encaminado sobre un plano de referencia continuo. Haga coincidir las dos trazas dentro de cada par y evite vías, trozos, espacios entre planos, nodos de conmutación y cambios de capa innecesarios.
Orientación del conector
- Los diagramas muestran el borde de contacto del módulo, no las almohadillas de soldadura del zócalo.
- El lado superior/componente lleva pines con números impares; la parte inferior lleva alfileres pares.
- El pasador 1 está en el extremo opuesto al pasador 75. La muesca de la llave E reemplaza las posiciones 24–31.
- La huella de un zócalo puede aparecer reflejada en comparación con el módulo. Siga el tamaño de PCB recomendado por el fabricante del conector.
Configuraciones de cableado comunes
Módulo Wi-Fi más Bluetooth
- Utilice el enlace PCIe 0 para Wi-Fi y USB 2.0 en los pines 3 y 5 para Bluetooth cuando lo especifique el módulo.
- Conecte 3,3 V, cada tierra requerida, PERST0#, CLKREQ0# y PEWAKE0#.
- Enrute las señales W_DISABLE#, LED#, coexistencia y control de antena solo cuando lo requiera el producto.
Módulo inalámbrico SDIO
- Ruta del reloj SDIO, comando, cuatro líneas de datos, reinicio y señales de activación.
- Confirme el dominio de señalización de 1,8 V y la velocidad de reloj SDIO permitida en ambas hojas de datos.
Módulo habilitado para audio o UART
- Enrute UART o PCM/I²S solo cuando el módulo documente esas funciones.
- Verifique la dirección de la señal, el dominio del voltaje, la propiedad del reloj y si se requieren pull-ups.
Módulo PCIe dual
- Trate el enlace 0 y el enlace 1 como dos conexiones x1 independientes.
- Mantenga los pares de datos, reloj, reinicio, solicitud de reloj y señales de activación de cada enlace con el número de enlace correspondiente.
Errores comunes
- Suponiendo que cada módulo Key E o A+E que se ajuste físicamente sea eléctricamente compatible.
- Tratar un módulo Intel CNVi/CNVio como un módulo inalámbrico PCIe/USB estándar.
- Conexión de un SSD Key M o B+M a una toma de conectividad Key E.
- Tratar los dos enlaces PCIe x1 como un enlace x2 garantizado.
- Intercambio de PET y PER porque los nombres de las señales se leen desde la perspectiva del módulo en lugar de la perspectiva del host.
- Reflejar la huella o confundir los números de contacto de la parte superior e inferior.
- Conducir señales SDIO, UART, I²C o control de 1,8 V con 3,3 V sin comprobar la tolerancia.
- Conexión de pines definidos por el proveedor o de función alternativa sin verificar la revisión de la especificación aplicable.
Conectores relacionados
| Conector | Uso típico | Nota de compatibilidad |
|---|---|---|
| Tecla M.2 A/A+E | Conectividad inalámbrica | Un módulo A+E puede encajar en cualquiera de los zócalos, pero solo funcionarán las interfaces cableadas compartidas. |
| M.2 Tecla B | WWAN, SATA, PCIe x2 | Asignación diferente de muescas y pasadores; no directamente intercambiables |
| M.2 Tecla M | SSD NVMe, PCIe x4 | Conector orientado al almacenamiento; no compatible con la clave E |
| minipci exprés | Tarjetas inalámbricas más antiguas | Conector y distribución de pines diferentes de 52 pines; Es posible que se requiera un adaptador activo. |
Todas las páginas de distribución de pines PCIe M.2
Guía de compatibilidad · Clave A · Clave A+E · Clave B · Clave B+A · Clave B+E · Clave B+M · Clave E · Clave M
Especificaciones oficiales
- Descripción general de las especificaciones PCI Express M.2: PCI-SIG
- Mejoras en M.2 Socket 1: PCI-SIG
- Especificaciones PCI Express: PCI-SIG
- Especificaciones y documentos USB — USB-IF
- Especificación del bus I²C y manual de usuario — NXP
Preguntas frecuentes
¿Se puede instalar un módulo Key A en un zócalo Key E?
Solo un módulo con una llave de borde A+E compatible puede adaptarse físicamente a ambos. El funcionamiento eléctrico aún depende de las interfaces cableadas por el host y utilizadas por el módulo.
¿Puede un zócalo Key E aceptar un SSD NVMe?
Normalmente no. Los SSD NVMe generalmente usan Key M o B+M y requieren un socket orientado al almacenamiento.
¿Ambos enlaces PCIe están siempre disponibles?
No. La configuración de pines proporciona dos grupos de enlaces PCIe independientes, pero un host puede conectar uno, ambos o ninguno.
¿Funcionará un módulo Intel CNVi/CNVio en cualquier zócalo Key E?
No. CNVi/CNVio utiliza conectividad específica de la plataforma y requiere un chipset de host compatible y una implementación de socket.
¿El conector es conectable en caliente?
No asumas que lo es. Apague la plataforma antes de insertar o quitar un módulo, a menos que la documentación del equipo admita explícitamente la conexión en caliente.