TTL y Niveles lógicos CMOS
Comprenda VIL, VIH, VOL y VOH, verifique márgenes de ruido y diseñe interfaces seguras entre dominios de 1,8 V, 3,3 V y 5 V.
Escrito y revisado técnicamente porEquipo de ingeniería de ElectroDesignForge
Ver el proceso editorialPunto clave: una salida es compatible con una entrada solo cuando sus niveles garantizados en el peor de los casos cumplen con los umbrales de esa entrada en cuanto a suministro, temperatura y corriente de carga. Una etiqueta nominal de 1,8 V, 3,3 V o 5 V por sí sola no es suficiente.
Referencia rápida
| Símbolo | Significado | Controlar |
|---|---|---|
| VIL | voltaje de entrada más alto garantizado BAJO | VOL,max ≤ VIL,max |
| VIH | voltaje de entrada más bajo garantizado ALTO | VOH,min ≥ VIH,min |
| VOL | voltaje de salida BAJA más alto | especificado en una corriente de sumidero |
| VOH | voltaje de salida ALTO más bajo | especificado en una fuente de corriente |
La región entre VIL,max y VIH,min está indefinida para una entrada digital. No es un nivel de control utilizable.
1. Entradas y salidas: mantenga las cuatro especificaciones separadas
I significa entrada y O significa salida. Los límites de entrada dicen lo que acepta un receptor; Los límites de salida dicen lo que garantiza un conductor.
| Estado | Garantía de entrada | Garantía de salida |
|---|---|---|
| BAJO | VIN ≤ VIL,max | VOUT ≤ VOL,max en IOL |
| ALTO | VIN ≥ VIH,min | VOUT ≥ VOH,min en IOH |
Utilice límites mínimos y máximos garantizados, no gráficos típicos, para diseñar una interfaz. VOH puede estar cerca de VDD sin carga, pero caer materialmente cuando la salida genera corriente.
Márgenes de ruido estático
NMH = VOH(min, driver) − VIH(min, receiver)
NML = VIL(max, receiver) − VOL(max, driver)
Ambos márgenes deben ser positivos. Los márgenes más grandes toleran más ruido, desplazamiento del suelo, caída del cable y variación de piezas. No reemplazan la verificación del tiempo de subida, la carga capacitiva y las clasificaciones máximas absolutas.
2. Umbrales CMOS: a menudo relativos a la oferta
Muchas familias de CMOS convencionales especifican umbrales de entrada cercanos a:
VIL(max) ≈ 0.3 × VDD
VIH(min) ≈ 0.7 × VDD
Ésta es una regla práctica útil, no un requisito universal. Los CMOS modernos pueden utilizar umbrales fijos, entradas compatibles con TTL, activadores Schmitt o estándares de E/S dedicados.
| Dominio CMOS | Indicativo VIL,max | Indicativo VIH,min | Región indefinida |
|---|---|---|---|
| 1,8 voltios | 0,54 voltios | 1,26 voltios | 0,54 a 1,26 V |
| 3,3 voltios | 0,99 voltios | 2,31 voltios | 0,99 a 2,31 V |
| 5,0 voltios | 1,50 voltios | 3,50 voltios | 1,50 a 3,50 V |
Por lo tanto, una salida CMOS de 3,3 V normalmente no puede garantizar el nivel ALTO requerido por una entrada CMOS de 5 V, 0,7 × VDD. Por el contrario, una salida de 5 V puede exceder el límite eléctrico de una entrada de 3,3 V incluso cuando su nivel lógico es fácil de leer.
3. TTL: por qué 3,3 V pueden funcionar, pero no es una regla universal
El TTL bipolar histórico de 5 V normalmente utiliza límites de entrada fijos: VIL,max = 0,8 V y VIH,min = 2,0 V. Una salida ALTA de 74LS solo se puede garantizar a 2,7 V bajo su carga ligera indicada, mientras que una salida BAJA se puede garantizar hasta aproximadamente 0,4 o 0,5 V a la corriente indicada.
| Interfaz TTL representativa de 5 V | BAJO | ALTO | Consecuencia |
|---|---|---|---|
| Aporte | VIL,max = 0.8 V | VIH,min = 2.0 V | Generalmente se reconoce un 3,3 V ALTO |
| Salida 74LS, carga ligera | VOL,max ≈ 0,4 V | VOH,mín ≈ 2,7 V | Es posible que no cumpla con una entrada CMOS de 5 V, 30/70 %. |
Muchos dispositivos modernos “compatibles con TTL” o LVTTL conservan el umbral ALTO de 2,0 V mientras funcionan desde 3,3 V. TTL en una tabla de E/S describe los umbrales, no necesariamente la tecnología interna o la tolerancia de 5 V.
4. Compatibilidad con 1,8 V, 3,3 V y 5 V
Lo siguiente supone una salida push-pull y una entrada normal. Trátelo como un punto de partida; las dos hojas de datos reales deciden el diseño.
| Conductor → receptor | lectura de umbral | Límite eléctrico | Veredicto práctico |
|---|---|---|---|
| CMOS de 1,8 V → CMOS de 3,3 V | 1,8 V está por debajo del típico 3,3 V VIH | sin sobretensión | No sin traducción |
| CMOS de 3,3 V → CMOS de 1,8 V | ALTO puede ser lógicamente suficiente | 3,3 V suele superar los 1,8 V VIN,max | Inseguro sin una entrada tolerante o un traductor |
| CMOS de 3,3 V → TTL de 5 V | 3,3 V > 2,0 V | comprobar el límite de entrada del receptor | a menudo compatible con la lógica; verificar dominio de poder |
| TTL de 5 V → CMOS de 3,3 V | ALTO es legible | 5 V pueden dañar la entrada de 3,3 V | No sin adaptación ni tolerancia de 5 V |
| TTL de 5 V → CMOS de 5 V | dominio de voltaje coincidente | comprobar la corriente y la velocidad | uso normalmente previsto |
| CMOS de 5 V → TTL de 5 V | VOH supera cómodamente los 2,0 V | comprobar la corriente de entrada | normalmente compatible |
Dos controles independientes
- Compatibilidad lógica: compare VOH,min con VIH,min y VOL,max con VIL,max.
- Compatibilidad eléctrica: verifique VIN,max, clasificaciones máximas absolutas, corrientes de pines y la condición cuando el receptor no está encendido.
Una entrada etiquetada como "tolerante a 5 V" aborda sólo una parte de la cuestión eléctrica. Por sí solo no garantiza la compatibilidad de umbrales, el comportamiento de inyección sin alimentación o la tolerancia en cada modo de pin.
5. Ejemplo resuelto: GPIO de 3,3 V a una entrada TTL de 5 V
Supongamos que un GPIO garantiza VOH,min = 2,9 V en la carga seleccionada y VOL,max = 0,4 V. La entrada TTL requiere VIH,min = 2,0 V y acepta VIL,max = 0,8 V.
NMH = 2.9 V − 2.0 V = 0.9 V
NML = 0.8 V − 0.4 V = 0.4 V
Ambos márgenes son positivos, por lo que los niveles lógicos son compatibles. Aún así, verifique que el pin TTL no tenga un pull-up a 5 V ni una condición de corriente de entrada que alimente el GPIO mientras está apagado. Un GPIO de 3,3 V no es automáticamente seguro con una resistencia ajustada a 5 V.
6. Pull-ups, drenaje abierto y resistencia de tracción
Una salida de drenaje abierto conduce activamente solo a BAJA. Una resistencia pull-up crea ALTO, por lo que su riel determina tanto el nivel ALTO como el riesgo de sobretensión.
Para pull-up RP a VPU con fuga total Ileak, un primer límite ALTO es:
VHIGH ≈ VPU − Ileak × RP
RP(max) ≤ (VPU − VIH(min)) / Ileak
El límite BAJO proviene de la corriente cuando se baja la línea:
RP(min) ≥ (VPU − VOL(max)) / IOL(max)
Luego verifique el tiempo de subida del RC. Una resistencia demasiado grande produce una ventaja lenta; una resistencia demasiado pequeña aumenta la corriente de estado BAJO. Utilice la Calculadora desplegable/desplegable para dimensionar el rango de umbrales, corriente GPIO, capacitancia y objetivo de tiempo de subida.
No improvises estos casos
- Se permite un pull-up de 5 V en un pin de 3,3 V solo cuando ese pin y modo exactos son explícitamente tolerantes a 5 V, incluso cuando no hay alimentación.
- Las salidas push-pull no deben estar unidas entre sí. La lógica cableada necesita salidas abiertas compatibles.
- Una entrada Schmitt ayuda con flancos lentos pero no hace que una sobretensión sea segura.
- Los traductores MOSFET bidireccionales se adaptan a algunos buses de drenaje abierto, no a señales push-pull de alta velocidad sin análisis de temporización.
7. Método de verificación de esquemas y prototipos.
- Identifique cada tipo exacto de pin: entrada, push-pull, drenaje abierto, Schmitt, analógica, correa o entrada de tolerancia especial.
- Extraiga VIL, VIH, VOL y VOH garantizados en el suministro, la temperatura y la corriente del producto.
- Calcular NMH y NML; un margen negativo requiere traducción o una arquitectura diferente.
- Verifique VIN,max, las clasificaciones máximas absolutas, los diodos de protección y el comportamiento de apagado parcial.
- Incluya resistencias de tracción internas y externas en la ruta actual. Resistencias paralelas y rieles opuestos pueden producir un nivel intermedio.
- Mida en el receptor con una sonda adecuada: forma del borde, sobreimpulso, rebote del suelo, VOH mínimo y VOL máximo con carga real.
Errores comunes
| Error | Por qué falla | Corrección |
|---|---|---|
| Comparando solo 3,3 V y 5 V | Los límites eléctricos y de umbral están separados. | Realizar comprobaciones lógicas y eléctricas. |
| Usando VDD como VOH | Es posible que una salida cargada no llegue a su carril. | Utilice VOH,min a la corriente requerida. |
| Tratar lo típico como garantizado | La temperatura, el proceso y la carga varían. | Utilice los valores mínimos y máximos de la hoja de datos. |
| Ignorando el dominio sin energía | Un diodo de protección puede alimentar parcialmente un dispositivo. | Verifique las reglas de apagado parcial y corriente de inyección. |
| Agregar un pull-up por intuición | Puede que utilice el riel equivocado o que sea demasiado fuerte. | Calcule los límites de resistencia y el tiempo de subida. |
Herramienta asociada
Abra la Calculadora desplegable / desplegable para encontrar un rango de resistencia consistente con los umbrales lógicos, la corriente GPIO, la capacitancia de línea y el tiempo de subida.
Fuentes
- Texas Instruments: Guía lógica y hojas de datos de la familia 74xx/LVC/AHC.
- Nexperia: notas de aplicación y hojas de datos de la familia lógica compatible con CMOS/TTL.
- Las dos hojas de datos de los componentes reales: tablas de características eléctricas de CC, clasificaciones máximas absolutas y requisitos de secuenciación de energía.